Design an efficient router for network on chip design.
Φόρτωση...
Ημερομηνία
2018-10-30
Συγγραφείς
Τίτλος Εφημερίδας
Περιοδικό ISSN
Τίτλος τόμου
Εκδότης
Τ.Ε.Ι. Κρήτης, Σχολή Τεχνολογικών Εφαρμογών (Σ.Τ.Εφ), ΠΜΣ Πληροφορική και Πολυμέσα
T.E.I. of Crete, School of Engineering (STEF), PPS in Informatics and Multimedia
T.E.I. of Crete, School of Engineering (STEF), PPS in Informatics and Multimedia
Επιβλέπων
Περίληψη
The increased demand for on-chip communication bandwidth as a result of the multi-core trend has made
packet switched networks-on-chip (NoCs) a more compelling choice for the communication backbone in
next-generation systems [1]. However, NoC designs have much power, area, and performance trade-offs
in topology, buffer sizes, routing algorithms and flow control mechanisms—hence the study of new NoC
designs can be very time-intensive. In this thesis, we explore the design space of FPGA-based NoC router.
A packet switched NoC router is implemented on Xilinx FPGA devices using parameterized VHDL models.
To reduce the area and increase the speed, novel techniques are employed such as utilizing both edges of
the clock. The buffer size of Virtual Channels (VCs) can be configured in terms of number of flits depending
on the designer’s needs. The router employs minimal number of control fields in the packet while header
and data can be sent together in one flit. Credit based flow control is used to accelerate the packet transfers.
The proposed router design is evaluated based on area, frequency, and latency. Implementation results
show that it is comparable and even superior to widely referenced, previously proposed on-chip routers.
H συζήτηση για αυξημένη διάθεση εύρους ζώνης για επικοινωνία στο τσιπ η οποία έρχεται ως συνέπεια της αυξανόμενης τάσης χρησιμοποίησης συστημάτων πολλαπλών πυρήνων, κατέστησε τα δίκτυα μεταγωγής πακέτων σε chip(NoCS) μια πιο επιτακτική επιλογή για τη ραχοκοκαλιά της επικοινωνίας στα συστήματα της επόμενης γενιάς[1]. Ωστόσο τα συστήματα που στηρίζονται σε NoCs έχουν μεγάλη ισχύς, καταλαμβάνουν περισσότερους πόρους από το εκάστοτε σύστημα, περισσότερες επιδόσεις στις διάφορες τοπολογίες, πολλές επιλογές όσο αφορά τα μεγέθη τους, τους αλγορίθμους δρομολόγησης και τους μηχανισμούς ροής. Επομένως η μελέτη των νέων σχεδίων NoC συστημάτων μπορεί να είναι πολύ χρονοβόρα. Σε αυτήν την διπλωματική διατριβή, μελετάμε τον χώρο σχεδιασμού ενός δρομολογητή(router) σε FPGA με NoC αρχιτεκτονική. Ένας NoC δρομολογητής με μεταγωγείς πακέτων εφαρμόζεται σε συσκευές με FPGA της Xilinx, χρησιμοποιώντας παραμετροποιημένα μοντέλα γραμμένα σε VHDL. Προκειμένου να μειωθεί η περιοχή του FPGA που χρησιμοποιείται από το εκάστοτε μοντέλο και αυξηθεί η ταχύτητα υλοποίησης, χρησιμοποιούνται νέες τεχνικές όπως η αξιοποίηση και των δύο ακμών του ρολογιού συχνότητας (utilizing both edges). Το μέγεθος του buffer για κάθε εικονικό κανάλι(VC) μπορεί να ρυθμιστεί ως προς τον αριθμό των flits και ανάλογα με τις ανάγκες του σχεδιαστή. Ο δρομολογητής(router) χρησιμοποιεί έναν ελάχιστο αριθμό πεδίων ελέγχου στο κάθε πακέτο που εισέρχεται σε αυτό, ενώ η κεφαλίδα(header) του πακέτου και τα δεδομένα μπορούν να αποσταλούν μαζί σε ένα flit. O έλεγχος ροής με την τεχνική Credit αξιοποείται προκειμένου επιτευχθεί επιτάχυνση των μεταφορών για όλα τα πακέτα. Ο router που παρουσιάζεται αξιολογείται με βάση την περιοχή(area) που καταλαμβάνει, την συχνότητα και την καθυστέρηση(latency) σε σύγκριση με άλλα πρότυπα δρομολογητών. Τα αποτελέσματα υλοποίησης και οι μετρήσεις αποδεικνύουν πως ο δρομολογητής που παρουσιάζουμε είναι ανώτερος από τους ευρέως γνωστοποιημένους δρομολογητές.
H συζήτηση για αυξημένη διάθεση εύρους ζώνης για επικοινωνία στο τσιπ η οποία έρχεται ως συνέπεια της αυξανόμενης τάσης χρησιμοποίησης συστημάτων πολλαπλών πυρήνων, κατέστησε τα δίκτυα μεταγωγής πακέτων σε chip(NoCS) μια πιο επιτακτική επιλογή για τη ραχοκοκαλιά της επικοινωνίας στα συστήματα της επόμενης γενιάς[1]. Ωστόσο τα συστήματα που στηρίζονται σε NoCs έχουν μεγάλη ισχύς, καταλαμβάνουν περισσότερους πόρους από το εκάστοτε σύστημα, περισσότερες επιδόσεις στις διάφορες τοπολογίες, πολλές επιλογές όσο αφορά τα μεγέθη τους, τους αλγορίθμους δρομολόγησης και τους μηχανισμούς ροής. Επομένως η μελέτη των νέων σχεδίων NoC συστημάτων μπορεί να είναι πολύ χρονοβόρα. Σε αυτήν την διπλωματική διατριβή, μελετάμε τον χώρο σχεδιασμού ενός δρομολογητή(router) σε FPGA με NoC αρχιτεκτονική. Ένας NoC δρομολογητής με μεταγωγείς πακέτων εφαρμόζεται σε συσκευές με FPGA της Xilinx, χρησιμοποιώντας παραμετροποιημένα μοντέλα γραμμένα σε VHDL. Προκειμένου να μειωθεί η περιοχή του FPGA που χρησιμοποιείται από το εκάστοτε μοντέλο και αυξηθεί η ταχύτητα υλοποίησης, χρησιμοποιούνται νέες τεχνικές όπως η αξιοποίηση και των δύο ακμών του ρολογιού συχνότητας (utilizing both edges). Το μέγεθος του buffer για κάθε εικονικό κανάλι(VC) μπορεί να ρυθμιστεί ως προς τον αριθμό των flits και ανάλογα με τις ανάγκες του σχεδιαστή. Ο δρομολογητής(router) χρησιμοποιεί έναν ελάχιστο αριθμό πεδίων ελέγχου στο κάθε πακέτο που εισέρχεται σε αυτό, ενώ η κεφαλίδα(header) του πακέτου και τα δεδομένα μπορούν να αποσταλούν μαζί σε ένα flit. O έλεγχος ροής με την τεχνική Credit αξιοποείται προκειμένου επιτευχθεί επιτάχυνση των μεταφορών για όλα τα πακέτα. Ο router που παρουσιάζεται αξιολογείται με βάση την περιοχή(area) που καταλαμβάνει, την συχνότητα και την καθυστέρηση(latency) σε σύγκριση με άλλα πρότυπα δρομολογητών. Τα αποτελέσματα υλοποίησης και οι μετρήσεις αποδεικνύουν πως ο δρομολογητής που παρουσιάζουμε είναι ανώτερος από τους ευρέως γνωστοποιημένους δρομολογητές.